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Altera
HardCopy シリーズ

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▼ ASIC

▼ CPLD

▼ SoC/プロセッサ

HardCopy シリーズ ASIC について

アルテラの HardCopy® シリーズ ASIC により、システム・デザインのプロトタイプ品から量産品への移行が迅速かつ低リスクに実現可能です。
HardCopy ASIC へ移行可能な Stratix® シリーズによるプロトタイピングを使用し、Quartus® II 開発ソフトウェアを使用することで、単一のデザインを単一の設計手法とツール、そして単一の IPセットで実現することができ、アプリケーションの準備が整い次第、量産の立ち上げが可能となります。

デバイス・ファミリ	プロセス・テクノロジ	新規デザインに対する推奨の是非
HardCopy V ASIC	28nm	○	詳しい情報を見る
HardCopy IV ASIC	40nm	○	詳しい情報を見る

HardCopy V ファミリ

低リスク、低コスト、低消費電力

アルテラのHardCopy® V ASICは、FPGAプロトタイプ・デザインを量産に移行する際に、トータル・コスト、リスク、消費電力を最小限に抑えます。
HardCopy V ASICは、Stratix® V FPGAとパッケージ、ピン、シグナル・インテグリティに互換性があるため、他のASICメソドロジと比較して、製品を9～12ヶ月早く出荷できます。

HardCopy V ASIC の利点

１．単一デザイン環境

Quartus® II 開発ソフトウェアを使用して、1つのデザイン、1つの RTL （Register Transfer Level）、1つの IP セットで、FPGA と ASIC 両方の実装を開発することができます。
Stratix V FPGA でシステムのシームレスなプロトタイピングが可能となり、ASIC デザインのハンドオフに先駆けて量産化の準備を十分に整えることができます。
アルテラの HardCopy デザイン・センターでは、低コストかつ低消費電力で Stratix V FPGA と機能的に等価な、ピン互換の HardCopy V デバイスを実績のあるターンキー・プロセスで開発しています。このメソドロジは単に開発期間の短い ASIC 開発であるだけでなく、究極のシステム開発メソドロジです。

２．最小のリスクと最小のトータル開発コストの両方を実現

TSMCとのパートナーシップは、高い歩留まり、製造の容易さ、高い信頼性を提供する HardCopy V ASIC での量産において非常に有益であることが実証されました。

トランシーバ、I/Oセル、PLL （Phase-Locked Loop）、SRAM など、すべてのビルディング・ブロックが一連のテスト・チップにより検証されます。
トランシーバおよびその他の IP ブロックは、Stratix V FPGA と HardCopy V ASIC の間で同一のものが使用されています。
HardCopy のバックエンド・プロセスでは、すべてのテスト回路の挿入とテスト・プログラムの生成を実施し、縮退故障（Stuck-at fault）と遅延故障（Delay fault）に対し優れたカバレッジを提供します。

この結果、アルテラはディープ・サブミクロン ASIC において、最もリスクの低いアプローチを提供します。

アルテラのシステム開発メソドロジでは、標準的なハードウェア／ソフトウェア・システム・デザインに要する期間を9～12ヶ月短縮することができます。
このシステム開発メソドロジでは、テストに配慮したデザイン、製造に配慮したデザイン、および歩留まりに配慮したデザインに加え、これらのデザインに必要なツールおよび時間を排除することによっても、エンジニアリング・コストを大幅に低減します。
これらのコスト削減に加え、低い NRE によりトータル・コストを最小化します。

アルテラ製品に関するご質問・ご相談・お見積など、お気軽にお問い合わせください。

HardCopy IV ファミリ

どちらか一方ではなく、両方を視野に - think AND, not OR

HardCopy® IV では、低コスト、もしくは短縮された「Ｔime-to-Market」の "OR（どちらか一方）" ではなく、低コスト、および短縮された「Ｔime-to-Market」の "AND（両方）"を実現します。HardCopy IV ASIC を活用することで、妥協なき技術革新を実現します。

HardCopy IV ASIC は、カスタム・ロジックのニーズに応える最も低いリスク、トータル・コストにて、最短の「Ｔime-to-Market」、および「Time-to-Profit」ソリューションを提供します。

アルテラの 40nm ポートフォリオを活用することで、相反する利点の1つを得るためにもう一方の利点を犠牲にする必要はありません。妥協することなく製品の技術革新を実現可能です。

HardCopy IV ASIC の概要

HardCopy IV ASICでは、最大 36個のトランシーバ、2.8M ～ 15Mの使用可能な ASIC ゲート、6.3 ～ 20.3M ビットのオンチップ・メモリを搭載し、広範なアプリケーションに対応します。

HardCopy IV GX ASIC	高速トランシーバを必要とするアプリケーションをターゲットとしたデバイス
HardCopy IV E ASIC	ロジック、メモリ、デジタル信号処理 (DSP) を多用するアプリケーションをターゲットとしたデバイス

HardCopy IV FPGA の利点

１．FPGA の利点と ASIC の利点の相乗効果

1つのデザイン、1つの RTL (Register Transfer Level) 、1つの IP セット、そして1つのツール（Quartus® II ソフトウェア）にて、FPGA と ASIC 両方の実装を実現します。

２．最小のリスクと最小のトータル開発コストの両方を実現

TSMC とのパートナーシップは、高い歩留まり、製造の容易さ、高い信頼性を提供する HardCopy IV ASIC での量産において非常に有益であることが実証されました。

トランシーバ、I/O セル、PLL （Phase-Locked Loop）、および SRAM などは、一連のテスト・チップにより、すべてのビルディング・ブロックが検証されました。
トランシーバおよびその他の IP（Intellectual Property）ブロックは、Stratix IV GX FPGA と HardCopy IV GX ASIC の間で同一のものが使用されています。
HardCopy のバックエンド・プロセスでは、すべてのテスト回路の挿入とテスト・プログラムの生成を実施し、縮退故障（Stuck-at fault）と遅延故障（Delay fault）に対し優れたカバレッジを提供します。

この結果、アルテラはディープ・サブミクロン ASIC において、最もリスクの低いアプローチを提供します。

アルテラのシステム開発メソドロジでは、標準的なハードウェア／ソフトウェア・システム・デザインに要する期間を9～12ヶ月短縮することができます。
このシステム開発メソドロジでは、テストに配慮したデザイン、製造に配慮したデザイン、および歩留まりに配慮したデザインに加え、これらのデザインに必要なツールおよび時間を排除することによっても、エンジニアリング・コストを大幅に低減します。
これらのコスト削減に加え、低い NRE によりトータル・コストを最小化します。

３．トランシーバを内蔵